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Mémoire Xilinx – Proms de configuration pour les FPGA

Xilinx présente la série XC18V00 de PROM de configuration programmables dans le système (Figure 1).Les appareils de cette famille 3,3 V comprennent une PROM de 4 mégabits, une de 2 mégabits, une de 1 mégabit et une PROM de 512 kilobits qui fournissent une méthode facile à utiliser et rentable pour reprogrammer et stocker les flux binaires de configuration FPGA Xilinx.

Lorsque le FPGA est en mode Master Serial, il génère une horloge de configuration qui pilote la PROM.Peu de temps après l'activation de CE et OE, les données sont disponibles sur la broche PROM DATA (D0) qui est connectée à la broche DIN du FPGA.Les nouvelles données sont disponibles peu de temps après chaque front d'horloge montant.Le FPGA génère le nombre approprié d'impulsions d'horloge pour terminer la configuration.Lorsque le FPGA est en mode Slave Serial, la PROM et le FPGA sont cadencés par une horloge externe.

Lorsque le FPGA est en mode Master Select MAP, le FPGA génère une horloge de configuration qui pilote la PROM.Lorsque le FPGA est en mode Slave Parallel ou Slave Select MAP, un oscillateur externe génère l'horloge de configuration qui pilote la PROM et le FPGA.Une fois CE et OE activés, les données sont disponibles sur les broches DATA (D0-D7) de la PROM.Les nouvelles données sont disponibles peu de temps après chaque front d'horloge montant.Les données sont synchronisées dans le FPGA sur le front montant suivant du CCLK.Un oscillateur libre peut être utilisé dans les modes Slave Parallel ou Slave Select MAP.

Plusieurs appareils peuvent être mis en cascade en utilisant la sortie CEO pour piloter l'entrée CE de l'appareil suivant.Les entrées d'horloge et les sorties DATA de toutes les PROM de cette chaîne sont interconnectées.Tous les appareils sont compatibles et peuvent être mis en cascade avec d'autres membres de la famille ou avec la famille PROM série programmable unique XC17V00.