(Composants électroniques) 5V927PGGI8

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PROCESSEUR DE SIGNAUX NUMÉRIQUES 24 BITS

Le Motorola DSP56307, membre de la famille DSP56300 de processeurs de signaux numériques (DSP) programmables, prend en charge les applications d'infrastructure sans fil avec des opérations de filtrage générales.Le coprocesseur de filtre amélioré sur puce (EFCOP) traite les algorithmes de filtre en parallèle avec le fonctionnement principal, augmentant ainsi les performances et l'efficacité globales du DSP.Comme les autres membres de la famille, le DSP56307 utilise un moteur hautes performances à cycle d'horloge unique par instruction (code compatible avec la populaire famille de cœurs DSP56000 de Motorola), un sélecteur à barillet, un adressage 24 bits, un cache d'instructions et un contrôleur d'accès direct à la mémoire, comme dans la figure 1. Le DSP56307 offre des performances de 100 millions d'instructions (MIPS) par seconde en utilisant une horloge interne de 100 MHz avec un cœur de 2,5 volts et une alimentation d'entrée/sortie indépendante de 3,3 volts.

Aperçu
Utilisant l'architecture basée sur des colonnes ASMBL (Advanced Silicon Modular Block) de deuxième génération, le XC5VLX330T-3FFG1738I contient cinq plates-formes distinctes (sous-familles), le plus grand choix offert par n'importe quelle famille de FPGA.Chaque plateforme contient un rapport différent de fonctionnalités pour répondre aux besoins d'une grande variété de conceptions logiques avancées.En plus de la structure logique la plus avancée et la plus performante, les FPGA XC5VLX330T-3FFG1738I contiennent de nombreux blocs de niveau système IP dur, notamment de puissants blocs RAM/FIFO de 36 Ko, des tranches DSP 25 x 18 de deuxième génération, la technologie Select IO avec en impédance à commande numérique, blocs d'interface synchrones à la source Chip Sync, fonctionnalité de surveillance du système,

CARACTÉRISTIQUES
Noyau DSP56300 hautes performances
● 100 millions d'instructions par seconde (MIPS) avec une horloge de 100 MHz avec un cœur de 2,5 V et 3,3 VI/O
● Code objet compatible avec le noyau DSP56000
● Jeu d'instructions hautement parallèles
● Unité arithmétique et logique de données (ALU)
- Multiplicateur-accumulateur parallèle 24 x 24 bits entièrement pipeline
- Shifter parallèle 56 bits (décalage et normalisation rapides ; génération et analyse de flux binaires)
- Instructions ALU conditionnelles
- Prise en charge arithmétique 24 bits ou 16 bits sous contrôle logiciel
● Unité de contrôle du programme (PCU)
- Prise en charge du code indépendant de la position (PIC)
- Modes d'adressage optimisés pour les applications DSP (y compris les décalages immédiats)
- Contrôleur de cache d'instructions sur puce
- Pile matérielle extensible en mémoire sur puce
- Boucles DO matérielles imbriquées
- Interruptions de retour automatique rapides
● Accès direct à la mémoire (DMA)
- Six canaux DMA prenant en charge les accès internes et externes
- Transferts à une, deux et trois dimensions (y compris la mise en mémoire tampon circulaire)
- Interruptions de fin de bloc-transfert
- Déclenchement depuis les lignes d'interruption et tous les périphériques
● Boucle à verrouillage de phase (PLL)
- Permet de modifier le faible facteur de division de puissance (DF) sans perte de verrouillage
- Horloge de sortie avec élimination du biais
● Prise en charge du débogage matériel
- Module d'émulation sur puce (sur CE)
- Port d'accès aux tests (TAP) du groupe d'action de test commun (JTAG)
- Le mode de trace d'adresse reflète les accès internes à la RAM du programme sur le port externe